DRAM和HBM是AI芯片中的重要组件，韩国媒体ZDNET Korea和ETNEWS报道了行业的最新动向。HBM内存的堆叠层数正快速增加，目前HBM4主流是12层或16层，下一代可能达到20层。为了容纳更多层数，行业正在考虑放宽堆栈高度限制。JEDEC在制定HBM4规范时已经把限制从720μm提高到了775μm，现在可能还需要进一步放宽至800μm甚至更高。要在现有的775μm内给20层DRAM腾出空间，就必须大幅减薄DRAM晶圆，这不仅会增加晶圆损坏的风险，还会降低HBM的良率。如果高度限制被放宽，混合键合技术的引入就可能被推迟。混合键合可以大幅降低两层DRAM的间距，但技术难度极高且需要大量设备投资。这种技术已被用于NAND闪存中，但在DRAM中还未广泛应用。台积电在先进封装领域占据主导地位，他们推动的SoIC技术给HBM堆栈配套的XPU复合体提供了天然的增长空间。由于SoIC导致复合体增高，这也为HBM“长高”提供了可能性。如果高度限制被放宽，混合键合技术的引入就会被延后。尽管混合键合可以大幅降低两层DRAM之间的间距，但它需要很高的技术水平和大量设备投资。ZDNET Korea还指出台积电在制定标准方面有很大话语权。IT之家消息由AI智能生成内容显示，高带宽内存HBM的一大趋势是增加堆叠层数。JEDEC在制定HBM4规范时已经把堆栈高度限制放宽一次，从720μm提高到了775μm。韩媒报道称面对下一代堆叠可达20层的HBM内存时，行业正在考虑进一步放宽高度限制至800μm以上。如果想在现有的775μm内以现有堆叠容纳20层DRAM，则需要大幅减薄DRAM晶圆这会增加晶圆损坏的风险，进一步降低本已足够复杂的HBM良率削减整体堆栈厚度的另一个方向是降低两层DRAM的间距而这需要从键合方面着手已被用于NAND闪存中的混合（铜）键合可大幅度降低间距但其技术难度极高同时也需要大量设备投资如果高度限制被放宽混合键合的导入也将被延后ZDNET Korea还提供了另一个视角台积电在先进封装领域占据主导地位对标准制定也有很大话语权而台积电推动的3D先进封装技术SoIC会导致与HBM堆栈配套的XPU复合体增高这为HBM“长高”提供了天然裕量。