长期以来，计算性能提升往往伴随能耗增加，成为制约算力发展的关键因素。随着大模型训练、实时数据分析和新一代通信网络的发展，芯片需要能耗可控的前提下更提升计算效率。如何突破这个矛盾，已成为全球半导体产业的共同课题。 传统计算体系中"存算分离"的设计是问题的根源。数据存放在内存中，计算发生在处理器端，两者之间需要频繁通过总线传输数据。在矩阵运算、方程求解等高密度计算任务中，数据搬运的时间和能量消耗往往超过实际运算本身，形成"内存墙"瓶颈。换句话说，算力提升不仅取决于晶体管速度，更取决于数据在芯片内部的流动方式。 针对这一问题，研究团队提出了一种新的芯片架构：将部分计算直接在存储阵列内部完成，从源头减少数据往返传输。原型芯片采用标准CMOS工艺制造，集成两个64×64可编程电阻存储器阵列，单元基于静态随机存取存储器技术，通过集成电阻实现多级可编程状态。芯片还集成了运算放大器、模数转换器等模拟处理组件，使复杂运算在存储结构内部完成，减少对外部处理器的依赖，从而降低延迟与能耗。 这类架构的价值不仅在于单点性能提升，更在于为算力增长提供新的能效曲线。测试结果表明，在精度接近传统数字系统的前提下，该芯片实现了更低功耗、更短计算时间和更小芯片面积。这对电池供电终端、边缘计算节点和数据中心都有实际意义。对数据中心而言，能源成本和散热压力已成为运营的重要约束；对移动和边缘设备而言，功耗直接影响续航和部署密度；对5G/6G网络而言，海量连接和低时延业务需要更高效的实时处理能力。若此类技术实现规模化应用，有望推动从"堆算力"向"提能效"的转变。 不过，从原型到应用仍有距离需要跨越。模拟计算和内存计算在工程化过程中，需要在工艺一致性、器件可编程稳定性、温漂噪声、系统级误差管理以及与现有数字系统的协同设计等进一步验证。特别是在通用人工智能计算中，如何在保证可训练性、可部署性和可靠性的同时提升能效，需要软硬件协同优化。一上通过算法对噪声进行容错和校准，另一方面通过架构设计将最适合的算子映射到存内和模拟路径，形成可复用的加速模块。此外，标准化接口、编译工具链和测试验证体系建设，也将决定其产业化速度。 推动这类新架构走向应用需要多方协同。科研机构应完善器件与电路层面的可控性和可重复性，形成可量产的工程指标；产业界可围绕特定场景先行落地，如推理加速、信号处理、边缘智能等对功耗敏感且容错空间较大的应用，通过小规模部署积累经验；同时应加强跨学科合作，推动材料、器件、架构、软件和系统集成的一体化研发，降低新技术导入成本。这次成果说明了国际合作在前沿计算技术中的作用，也为产学研联合推进可持续算力提供了可借鉴的路径。 展望未来，随着智能应用对实时性和能耗提出更高要求，单纯依赖工艺微缩的性能红利将逐步放缓。更高效的数据流组织和计算范式创新将成为重要方向。内存计算和模拟加速等探索，若能在可靠性、可制造性和生态配套上取得突破，有望在人工智能、大规模数据处理、机器人控制和通信网络等领域形成新的加速底座，为构建更紧凑、更高效、更可持续的计算设备提供支撑。
芯片技术的每一次突破都推动了信息产业的进步；新型芯片架构的出现，既是对传统计算模式的挑战，也是对可持续发展理念的实践。通过改变数据流动方式而非简单堆砌晶体管，这项创新展现了工程设计的智慧。随着该技术的完善和应用推广，有望在全球范围内形成新一代高能效计算的产业浪潮，为数字经济的绿色发展注入新动力。